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• 867220 2021-03-29

}程序中关键字sfr的作用是什么呢？

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• 新知 2021-03-29

以下哪个符号是C语言中的多行注释符？

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• hymnsoul3 2021-03-29

20.在VerilogHDL逻辑运算中， 设A=8’b11010001,B=8’b00011001， 则表达式“A^B”的结果为()

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• hhh 2021-03-29

时间尺度定义为timescale10ns/100ps， 下面说法正确的是(<fontcolor="#005500"></font>)

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• 杨小咩 2021-03-29

基于CPLD/FPGA芯片的设计称之为() 的设计

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• 甜甜甜心 2021-03-29

在FPGA设计中， () 通常用来实现大的确定的延时

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• 1111 2021-03-29

在Verilog中， 用() 语句表示检测clk的上升沿

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• 新年 2021-03-29

P 、Q 、R都是4bit的输入， 下面表达形式正确的是()

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• 一樽还酹江月 2021-03-29

10.VerilogHDL的设计模块可以被高层次的系统() ， 成为系统的一部分。

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• 美滋滋 2021-03-29

moduleencode(a,b,c,z);inputa,b,c;outputz;regz;reg[2:0]sel ;always@(aorborcorsel)beginsel={a,b,c};case(sel)3’b100:z=3’b100;3’b010:z=3’b010;3’b001:z=3’b001;default:z=3’b000;endcaseendendmodule上述代码描述的是一个()

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• hxc 2021-03-29

16.用VerilogHDL的元件例化方式建模来完成的设计一般属于() 描述方式。

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• 子豪、 2021-03-29

moduled_latch(en,data,y);inputen;inputdata;outputy;regy ;always@(enordata)beginif(en==1’b1)y<=data;endendmodule上述代码描述的是()

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• SMALL 2021-03-29

在ModelSim仿真中， 下列代码： awaysbegin#10clk=0；#20clk=~clk;end所产生的波形为()

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• 野百合也有春天 2021-03-29

ARM920T的工作状态包括

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• yingang3344 2021-03-29

代码wire[5:0]addr， assignaddr=8’b10110011执行后，addr值为()

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• qwertyyu 2021-03-29

moduledff_2 (data,clk,reset,q);inputdata,clk,reset;outputq;regq;always@(posedgeclkornegedgereset)beginif(reset==1’b0)q<=1’b0;elseq<=data;endendmodule

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• ahahsh 2021-03-29

moduleseg(IN,OUT);input[1:0]IN;output[3:0]OUT;reg[3:0]OUT;always@(IN)begincase(IN)2’b00:OUT=8’b11102’b01:OUT=8’b1101;2’b10:OUT=8’b1011;2’b11:OUT=8’b0111;endcaseendendmodule上述代码描述的是()

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• zt860821 2021-03-29

82s=1,p0=1,p1=0,执行下方语句后， f的取值为() 。assignf=(s==1’b0)?p0:p1;

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• ToopBook 2021-03-29

23.可编程逻辑器件PLD属于() 电路。

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• 2726725176 2021-03-29

17.VerilogHDL的行注释用符合() 开始， 注释到本行结束。

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