在VerilogHDL语言中,下列说法正确的是()

发布于 2021-04-13 07:58:31
【多选题】
A 在assign语句中赋值的变量要定义为wire
B 在always块中赋值的变量要定义为reg
C reg变量一定被综合为寄存器
D always块只能用于描述时序逻辑

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